vivado + hdmi+ddr3(2)--------基于VIVADO的DDR3三个时钟
关于DDR3仿真平台的搭建，首先我们要了解DDR3IP盒子。DDR3的IP盒子是MIG。在我们使用MIG的时候，他所出的位置及其作用我们必须了解。也就是他所出在我们控制的什么位置。如下图所示： MIG控制器也就是IP盒子，所处的位置是连接我们用户逻辑和DDR3芯片的中间控制器 ...
原文：xilinx vivado DDR3 MIG IP核中系统时钟、参考时钟解释及各个时钟的功能详解
注：在使用xilinx的MIG核时，会有许多关于时钟的配置，时间长了容易混淆，特意记录一下为以后快速回忆，如有错误请留言指正。 先贴出来DDR 的时钟树，这个图展示了参考时钟设置的强制规定。 Clock Period ，是设置DDR 的工作频率，这个速率与FPGA的速度等级相关 PHYto Controller Clock Ratio，该时钟是MIG输出给UI的时钟，为了避免跨时钟域的问题，我们用 ...
2021-06-24 10:42 0 952 推荐指数：
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