一、行波时钟 　　任意分频电路，相信很多人都听说过这个专业名词，好多视频上都说不建议使用计数器产生的分频时钟。其实在ＦＰＧＡ领域当中，由寄存器分频产生的时钟还有一个学名叫做，行波时钟。是由时序逻辑产生比如A寄存器的输出作为B寄存的时钟输入（一般不建议使用），如下图所示；驱动右边那个触发器的时钟 ...

在一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率太高）进行分频。分频器主要分为奇数分频，偶数分频，半整数分频和小数分频，在对时钟要求不是很严格的FPGA系统中，分频器通常都是通过计数器的循环来实现的。 偶数分频：假设为N分频，由待分频的时钟触发计数器计数 ...

在分频器电路中最重要的概念有两个；1）奇分频/偶分频；2）占空比。 A)其中最简单的就是二分频电路，占空比为50%，其Verilog程序为 波形图如下所示： B)采用计数器实现计数分频（偶数）占空比为50%，如实现40分频，程序如下： 波形图 ...

一、引言 　　在数字逻辑电路设计中，分频器是一种基本的电路单元。通常用来对某个给定频率进行分频，以得到我们想要的频率。在FPGA中，我们一般都是通过计数器来实现分频，分频得到的时钟质量没有通过PLL得到的时钟质量好，用于对时钟信号要求较高的逻辑设计中，还是用PLL分频比较好。下面将详细介绍任意 ...

　　本文介绍常见的电路——计数器，然后我们由计数器电路讲解到分频电路。 一、计数器 　　（1）计数器代码 　　计数器，顾名思义就是在时钟的节拍下进行计数，一个简单的N位计数器的代码如下所示，这个计数器从0计数到2^N - 1（共计数了2^N个数，也就是N位计数器）： 上述描述 ...

一、偶数分频电路 　　偶数倍分频是最简单的一种分频模式，完全可通过计数器计数实现。 二、奇数分频电路 　　相较于偶数倍分频，奇数倍分频要复杂一些。奇数倍分频有多种方法，下面介绍错位“异或”法。 三、仿真 附上tb文件 ...

在学习FPGA的过程中，最简单最基本的实验应该就是分频器了， 同时分频器也是FPGA设计中使用频率非常高的基本设计之一， 尽管在芯片厂家提供的IDE中集成了锁相环IP， 如altera 的PLL，Xilinx ISE的DLL或者vivado中的clock来进行时钟的分频，倍频以及相移 ...

参考博文：https://www.cnblogs.com/mingmingruyue99/p/7202000.html 1.偶分频模块设计 偶分频意思是时钟模块设计最为简单。首先得到分频系数M和计数器值N。 M = 时钟输入频率 / 时钟输出频率 N = M / 2 如输入时钟为50M ...