Verilog语法
二、电路设计（语法） 1、设计不用的语法 a）initial【设计不用，仿真时用】 b）task/function【设计不用、仿真很少用】 c）for/while/repeat/forever【设计不用、仿真很少用】 d）integer【设计不用】 e）模块内部最好不要有X态、Z态 ...
原文：01-Verilog基本语法元素
不知道能不能更新完。嘛，就随便写写玩玩吧。 一只狸无聊的时候对Verilog的业余描述笔记：以 Verilog数字系统设计教程 第三版 夏宇闻为基础。 刚初学几周，很多地方理解不透。不过学Verilog前学C确实会很有帮助，再理解一点点编译原理，有种自顶向下的快感。有些地方渲染有点奇怪，改了一些，不知道有没有漏的。 Verilog模块 Verilog HDL行为描述语言作为一种结构化和过程性的语言 ...
2021-04-28 13:09 3 510 推荐指数：
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