基于五阶段流水线的RISC-V CPU模拟器实现
RISC-V是源自Berkeley的开源体系结构和指令集标准。这个模拟器实现的是RISC-V Specification 2.2中所规定RV64I指令集，基于标准的五阶段流水线，并且实现了分支预测模块和虚拟内存模拟。实现一个完整的CPU模拟器可以很好地锻炼系统编程能力，并且加深对体系结构有关知识 ...
原文：RISC-V流水线CPU模拟器（c语言实现）
年秋季学期计算机体系结构 Project RISC V流水线处理器 年 月 日 一 时序模拟和功能模拟分离 该RISC V流水线处理器分为两部分：功能模拟部分，时序模拟部分。 功能时序分离的优势有两点： 不同功能模块化，减小耦合性，可以增强可扩展性。 有效降低流水线实现的复杂度和工作量。 具体实现上，功能模拟部分大体沿用之前编写的单 多周期CPU，在其基础上改进，加上了与时序模拟部分相互通信的接 ...
2020-12-21 15:26 1 803 推荐指数：
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