最近在想，我究竟能从计组课程中学到什么。依葫芦画瓢地搭一个CPU不难，但稍微设想一下从无到有设计指令，构建数据通路控制器，再到优化为多周期、流水线，在权衡中各模块互相调节...整个过程复杂困难曲折到令人咋舌。（就比如流水线CPU的构想，要是我来设计，遇到数据冒险的问题后，估计直接放弃方案 ...

仅凭阅读本文，您不可能系统地学会如何搭建单周期CPU。即使这样，您的收获也可能有以下几点：了解用Logisim搭建CPU时的一种并不优秀的实现方法，以及这种方法是如何进一步优化的；了解课上测试的坑在哪里（比如复位，比如一些nb的现成部件），了解课上测试的形式，让准备更有针对性。 upd:16进制 ...

一、课程设计题目 基于FPGA（或者Logisim 软件仿真）实验平台，完成16位单周期CPU设计。 二、课程设计的目的与意义 本课程设计综合利用计算机组成原理课程所学的理论知识，并结合其单元实验中所积累的计算机部件设计和调试方法，设计出一台具有自定义指令系统的简单计算机系统。所设计的系统 ...

使用Verilog搭建一个单周期CPU 搭建篇 总体结构 其实跟使用logisim搭建CPU基本一致，甚至更简单，因为完全可以照着logisim的电路图来写，各个模块和模块间的连接在logisim中非常清楚。唯一改变了的只有GRF和DM要多一个input PC端口，用来display ...

一、写在前面 首先，何为流水线CPU，流水线CPU和单周期CPU有什么差别？ 单周期CPU上所有指令都在一个时钟周期内完成，所以其时钟周期一般较长（能够完成最慢的指令），吞吐量不高。出于增大吞吐量的考虑，引入了流水线CPU，同一时刻有多条指令在其上运行，因此理论上五段流水CPU的吞吐量 ...

准备 通过Logisim的官网下载适合你机器的Logisim的软件，启动Logisim应用程序（Logisim可能有点bug,如果程序运行诡异，可能内部已经奔溃，最好的解决方法是重新启动它）。 Logisim 高阶使用 先介绍两个有用的Logisim的功能，对后续实验会很有帮助 ...

　　最初设计的CPU结构简单，内部不复杂。之所以制造它是为了让机器自动跑程序，算数。 　　早期CPU都是单周期的，人们没考虑那么多，性能啥的。就让CPU每个时钟周期跑一个指令，这些时钟周期等长。这样下来，有的指令跑完耗时长，有的指令跑完耗时短， 而CPU是走完一条指令再处理下一条的，给每个指令 ...

其中信号说明如下： m2reg:把存储器数据写到寄存器 　　PCsource：下一条指令的来源 wmem:写存储器信号 　　　　　　　aluc:运算器控制信号 Shift:移位信号 　　　　　　　　　　aluimm:操作数b的数据来源 Wreg:写寄存器信号　　　　　　　　regrt ...