【短篇】Verilog中 嵌套三目运算符（嵌套if-else） 和 函数case结构 的比较
本文是龙芯杯日志的一篇扩展短文，日志指路：【【龙芯杯日志】2020/11/19-2020/11/21: 单周期CPU】。 在写单周期cpu的cu和alu时，涉及到命令解码的代码中，会出现通过指令操作码 ...
原文：【短篇】也用verilog头文件
本文是龙芯杯日志的一篇扩展短文，日志指路： 龙芯杯日志 : 单周期CPU 。 在写单周期cpu的cu和alu时，涉及到命令解码的代码中，会有大量的命令码或者操作码常量，不仅影响可读性，而且容易出错。 参考了上一届的学长代码，发现了一个比较简洁的写法，即是将这些常量用 define 定义，写在头文件里，在要用到这些常量的文件中 include 即可。 前后对比： macro.vh 节选： ...
2020-11-21 21:24 0 509 推荐指数：
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