8421BCD转余3码Verilog HDL的设计(1)
近期阅读Verilog HDL高级数字设计(第二版)中，遇到了串行比特流BCD码转余3码转换器的设计，比较独特的是： (1)该转换器的输入为1位串行比特流，输出也为1位串行比特流。 BCD码与余三码的转换关系如下： 8421BCD码=余3码 ...
原文：Verilog实现BCD码到余3码转换器
本例把一个串行发送的BCD码转换位一个余 码串行比特流。 将BCD码对应的十进制数加上 ，再转化为等效的二进制数就得到了该十进制数的余 码。同时余 码是自补码，即余 码的 的补数 在硬件上可以通过对码字逐位取反得到。 Mealy型FSM实现是通过每一位数字来了之后是否向下一位进位来实现的。初始状态用S 表示。 通过该例应该学会使用FSM的状态转换图 STG 辅助设计 测试代码如下，分别顺序传入 ， ...
2020-10-14 11:32 0 620 推荐指数：
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