一、序列检测发生器 　　以产生 11010 的序列为例，设计代码如下： 仿真结果如下： RTL视图如下： 　　用了 5 位的移位寄存器，需要 5 个触发器来实现。 ...

一、同步FIFO 1、代码 2、仿真 二、异步FIFO 1、分析 （1）格雷码 　　比较空满时，需要读写地址进行判断，二者属于跨时钟域，需要进行打拍的 ...

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1、逻辑函数的表示方法 常用的逻辑函数表示方法有逻辑真值表，逻辑函数式，逻辑图，波形图，卡诺图和硬件描述语言等。 2、什么是格雷码？ 在一组数的编码中，若任意两个相邻的代码只有一位二进制数 ...

要求： 　　参考时钟 50Mhz，检测时钟为 1-200Mhz，写出Verilog来。 一、设计 二、仿真 ...

一、串并转换 二、并串转换 参考资料：https://blog.csdn.net/Reborn_Lee ...

要求： 　　用 Verilog 实现 glitch free 时钟切换电路。输入 sel，clka，clkb，sel 为 1 输出 clka，sel 为 0 输出 clkb。 一、有毛刺写法 二、两个时钟是倍数关系 三、两个时钟 ...

一、题目 　　在一个时钟周期内算出输入的13路脉冲信号中，高电平的个数。 二、代码 三、说明 1、第 1 种是特权《深入浅出》书中给出的办法，计算的结果会不断累加； ...