关于verilog中语句可不可综合
1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1 ...
原文：verilog中的可综合与不可综合语句
verilog中可综合语句：input，output，parameter，reg，wire，always，assign， begin...end，case，for，posedge，negedge，or，and，default，if，function，generate，integer，while，repeat while repeat循环可综合时，要具有明确的循环表达式和循环条件，for可综合时也要 ...
2020-08-12 11:03 0 2860 推荐指数：
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