原文:FPGA实现数字相敏检波(DPSD)

原理是从网上论文找到的,大家自己找一下。相敏检波利用互相关原理,能够十分有效地从噪声中提取出与参考信号具有相关性的待测信号的幅度和相位信息,同时忽略不相关的背景噪声的干扰。一 数字相敏检波原理 待测信号:x t 为待测信号s t 与系统噪声n t 的叠加,表达式为: x t s t n t A cos wt n t r t 为与待测信号s t 同频率的参考信号,在r t 与s t 的相位关系不明确 ...

2020-07-30 10:54 0 735 推荐指数:

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FPGA数字信号处理(1)- AM调制的FPGA实现

FPGA数字信号处理(1)-AM调制的实现 一:前言 本内容分享为本人自学经历。受限于作者水平可能有不准确的地方。欢迎诸位批评指正。 分享的文章需要一些基本的FPGA开发基础 二:概述 这部分简单,但却是最最重要的,把这部分看懂,所有的程序也就明白了。 1. ...

Mon Apr 15 05:16:00 CST 2019 0 729
25HZ轨道电路

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基于FPGA数字秒表设计

硬件平台:DE2-115 软件环境:Quartus II 15.1 采样了较为简单的计数方法,详细代码就不讲解了,分为三个模块,一个是计数模块 count.v,一个是显示模块 disp ...

Sun Oct 06 07:02:00 CST 2019 2 706
基于FPGA数字跑表设计

本设计中数字跑表的主要功能有:1、具有显示分、秒以及百分秒的秒表功能,2、具有暂停和复位功能 一、设计准备 输入端口: 1)复位信号CLR,当CLR=1时输出全部置0,当CLR=0时系统正常工作。 2)暂停信号PAUSE,当PAUSE=1时暂停计数,当PAUSE=0时正常计数 ...

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基于FPGA的可显示数字时钟,设计思路为自底向上,包含三个子模块:时钟模块,进制转换模块。led显示模块。所用到的FPGA晶振频率为50Mhz,首先利用它得到1hz的时钟然后然后得到时钟模块。把时钟模块输出的时、分、秒输入到进制转换模块后得到十进制的值再输入到led ...

Thu May 18 05:19:00 CST 2017 0 4954
 
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