Verilog -- 有符号与无符号的加法和乘法运算
参考： https://blog.csdn.net/vivid117/article/details/101427302 http://wscentity.lofter.com/post/1d00edbd_6476453 Verilog中有符号与无符号的加法和乘法运算 ...
原文：有符号位和无符号为的加法运算
Verilog 里面如果有符号数和无符号数做运算，会强制当做无符号数运算 例如 c a b 其中a和b都是四位数，c是五位。在计算时，verilog会将a和b都扩展到 位，然后再做加法，而如果a和b中有无符号数，则位宽扩展就按照无符号数来，也就是高位补 。所以如果a和b中既有无符号又有有符号，结果就不正确了。 解决方法是用 signed来修饰。 如：请描述如下代码，实现加法： C A B，A是 ...
2020-07-12 16:18 0 692 推荐指数：
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