有时在基本模块的设计中常常会使用到时钟分频，时钟的偶分频相对奇分频来说比较简单易于理解，但是奇分频的理念想透彻后也是十分简单的，本文就针对奇分频做一个记录并列出了 modelsim 的仿真结果。 奇分频 其实现很简单，主要为使用两个计数模块分别计数，得到两个波形进行基本与或操作完成。一个 ...

一、为啥要说任意分频 也许FPGA中的第一个实验应该是分频实验，而不是流水灯，或者LCD1602的"Hello World"显示，因为分频的思想在FPGA中极为重要。当初安排流水灯，只是为了能让大家看到效果，来激发您的兴趣（MCU的学习也是如此）。 在大部分的教科书中，都会提到如何分频，包括 ...

一、行波时钟 　　任意分频电路，相信很多人都听说过这个专业名词，好多视频上都说不建议使用计数器产生的分频时钟。其实在ＦＰＧＡ领域当中，由寄存器分频产生的时钟还有一个学名叫做，行波时钟。是由时序逻辑产生比如A寄存器的输出作为B寄存的时钟输入（一般不建议使用），如下图所示；驱动右边那个触发器的时钟 ...

分频器是用的最广的一种FPGA电路了，我最初使用的是crazybingo的一个任意分频器，可以实现高精度任意分频的一个通用模块，他的思想在于首先指定计数器的位宽比如32位，那么这个计数器的最大值就是2^32=4294967296， 假设系统时钟为50MHz，那么假如要想实现输出频率为fout ...

　　<前注>：设计中尽量还是要避免使用自己计数分频得到的时钟，去使用厂家自带的分频IP（如Vivado中的clock wizard）。 >> 偶数分频比较简单，这里略过。 >> 对于不要求占空比为50%的奇数分频，也比较简单，直接模N计数，期间 ...

1.整数分频电路，无占空比要求 对于偶数，N分频电路，只需实现一个N/2个状态的计数器即可，触发器 采到计数器为N/2-1时，将clk_out取反。 对于奇数，N分频电路，可用状态机实现，前几个状态输出0，后几个状态输出1；也可用计数器实现，比如7分频电路，计数器从0到6循环 ...

在学习FPGA的过程中，最简单最基本的实验应该就是分频器了， 同时分频器也是FPGA设计中使用频率非常高的基本设计之一， 尽管在芯片厂家提供的IDE中集成了锁相环IP， 如altera 的PLL，Xilinx ISE的DLL或者vivado中的clock来进行时钟的分频，倍频以及相移 ...

在一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率太高）进行分频。分频器主要分为奇数分频，偶数分频，半整数分频和小数分频，在对时钟要求不是很严格的FPGA系统中，分频器通常都是通过计数器的循环来实现的。 偶数分频：假设为N分频，由待分频的时钟触发计数器计数 ...