用VHDL设计正弦信号发生器
正弦信号发生器的结构由3部分组成： 1、计数器或地址信号发生器，要根据ROM大小来确定地址发生器宽度。（其实验选择6位地址信号发生器给ROM） 2、正弦信号数据存储ROM（地址宽度6位，数据宽度8位），包含64个字的完整正弦波数据（1个完整周期） 3、8位D/A模块（采用TLC5602超高频数模转换器 ...
原文：Verilog -- 序列发生器的设计
Verilog 序列发生器的设计 verilog 目录 Verilog 序列发生器的设计 . 题目 . 思路 状态机实现 . 思路 移位寄存器实现 . 思路 计数器 组合逻辑 . 题目 产生序列信号 至少需要几级触发器 . 思路 状态机实现 最容易想到的就是采用状态机，每个状态输出序列中的一位，发送完一组序列后回到开始状态继续循环。需要注意的是状态变量的位宽，由于题目要求采用最少的触发器，因此至少 ...
2020-06-21 12:58 0 1782 推荐指数：
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