根据逻辑电路的不同特点，数字电路可以分为：组合逻辑和时序逻辑。 1 组合逻辑： 组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种： （1）：always @（电平敏感信号列表） always模块 ...

竞争(Race)：一个门的输入有两个及以上的变量发生变化时，由于各个输入的组合路径的延时不同，使得在门级输入的状态改变非同时。 冒险或险象(Hazard)：竞争的结果，如毛刺Glitch。 相邻信号间的串扰也可能产生毛刺Glitch。 组合逻辑的冒险是过渡性的，它不会使得稳态值偏离正常值 ...

讲到这篇时，组合逻辑就告一段落了，下面是一些总结： 描述组合逻辑时，always 语句中的敏感信号列表中需要列出全部的可能影响输出的变量 描述组合逻辑时，always 语句中的赋值总是使用阻塞赋值符号 = 组合逻辑是描述输入和输出关系的功能块，由于延时的原因，输出可能会有毛刺 ...

　　在FPGA设计中经常使用到逻辑复制，逻辑复制也用在很多场合。 1． 信号驱动级数非常大，扇出很大，需要增加驱动力 　　逻辑复制最常使用的场合时调整信号的扇出。如果某个信号需要驱动后级很多单元，此时该信号的扇出非常大，那么为了增加这个信号的驱动能力，一种办法就是插入多级 ...

比较项目 组合逻辑电路 时序逻辑电路（状态机）（同步） 输入输出关系 任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关 不仅仅取决于当前的输入信号，而且还取决于电路原来的状态 ...

用always@(posedge clk)描述 时序逻辑电路的基础——计数器（在每个时钟的上升沿递增1） 　　例1.四位计数器(同步使能、异步复位) 　　testbench测试代码如下： 　　测试结果如 ...

FPGA逻辑代码重要的是理解其中的时序逻辑，延时与各种时间的记忆也是一件头疼的事，这里把我最近看到的比较简单的几类总结起来，共同学习。 一、平均传输延时 平均传输延时 二、开启时间与关闭时间 开启时间与关闭时间 三极管Td 延迟时间 Tr上升时间 合称开启 ...

　　本篇博客主要实现对组合逻辑电路的一些常用模块的实现。组合逻辑中，包括译码器，编码器，输入输出选择器，数值比较器，算法单元等。 先来实现编码器，最常用的8-3编码器，这里先讲一下要用到的case ，casex，casez三者的关系和区别。对于8-3编码器因为用到优先级编码，所以三者 ...