OBUFDS在手册中的原理图如下 FPGA信号从I口输入，从O、OB输出一对差分信号，用于需要差分信号芯片。 ...

ODDR2整体结构如下图： ODDR2真值表 相关说明：转载：http://blog.sina.com.cn/s/blog_6ad065eb0101krwj.html ...

FPGA设计中ROM的应用时比较常见的，在调用ROM时经常要加载mif文件，对于初学者，无论mif还是hex都是很令人疑惑的东西，这里就对mif文件的格式及其创建做一点简单的说明。 mif在fpga设计中试memory initialization file 的缩写，中文意思就是存储器初始化文件 ...

一、前言 很多FPGA的板载时钟（板载晶振提供）不是普通的单端时钟信号，而是差分时钟信号，比如我正在使用的genesys2开发板。 此时我们就不能像使用普通时钟信号一样直接使用差分时钟信号，而是需要使用IBUFGDS（xilinx 原语）或者PLL将差分信号转换成单端信号 ...

做数字电路设计的朋友对差分信号的定义应该都不会太陌生，在当前比较流行的高速串行总线上，基本都是使用的差分信号。比如USB，PCIE，SATA等等。大多数的FPGA也都支持差分信号，甚至某些新型号的CPLD也开始支持差分信号了。 那么在FPGA中如何正确定义和使用差分信号呢？在这篇文章里 ...

在FPGA各个大小项目中，PLL是一个关键的部分。它可以进行分频和倍频，还可以产生一定的相位差。它比定时器计数分频的好处在于，它稳定，没有产生毛刺，噪声。 但是PLL启动到稳定需要一定的时间，PLL稳定后供给后面模块计数需要一定的时间。 常用的设计思路 ...

FPGA中的速度优化 一、逻辑设计中的速度概念 逻辑设计速度相关的概念有三个：设计吞吐量、设计延时和设计时序。速度优化策略而言，吞吐量需要提高，延时应该降低，时序应该收敛（时序余量slave越大，收敛越强，移植性越好）。吞吐量提高的方法一般是采用大的并行设计，延时降低的方法则是采用缓存结构 ...

谈及此部分，多多少少有一定的难度，笔者写下这篇文章，差不多是在学习FPGA一年之后的成果，尽管当时也是看过类似的文章，但是都没有引起笔者注意，笔者现在再对此知识进行梳理，也发现了有很多不少的收获。笔者根据网上现有的资源，作进一步的总结，希望能够有所帮助。 一个不错的网站，类似于一个手册 ...