这是事转载的一篇文章，觉得不错，虽然中间有点小错误。 wire与reg类型的区别： wire型数据常用来表示以assign关键字指定的组合逻辑信号。模块的输入输出端口类型都默认为wire型。默认初始值是z。 reg型表示的寄存器类型。always模块内被赋值的信号，必须定义为reg型，代表 ...

信号，模块的输入输出端口类型都默认为wire型，wire相当于物理连线，默认初始值是z。 reg型表示 ...

每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型，因此把网上找到的一些关于这方面的资料整理了一下，方便以后查找。 wire表示直通，即只要输入有变化，输出马上无条件地反映；reg表示一定要有触发，输出才会反映输入。 不指定就默认 ...

wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。 reg表示一定要有触发，输出才会反映输入的状态。 reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应 ...

verilog之wire和reg 1、区别 wire为线，reg为寄存器。至少初期这两个名词的意思是这样的。wire在电路设计中指代的就是某个点的逻辑值，而reg则指代某个寄存器输出的逻辑值。这个理解可以覆盖大部分的使用。而不在这一范围内的就是使用always写组合逻辑。这时的reg具备 ...

今天看代码时遇到了integer，只知道这是个整数类型，可详细的内容却一窍不通，查看了资料---《verilog数字VLSI设计教程》。其中是这么写到的： 大多数的矢量类型（reg或者net）都被默认当做无符号数。integer和real是个例外，它们被默认为当做有符号数。通常，real类型 ...

问题起因：最初学习数字逻辑设计理论的时候还没有注意到，在实验课上写代码的时候发现了一个问题： 对于源码模块的变量定义，何时定义为reg、何时定义为wire？它们各自又有什么特性和物理意义？ 1. wire wire是网络数据类型的关键字。 网络数据类型表示结构实体(例如门)之间的物理连接 ...

1.Verilog中如果wire连接到常量，而常量没有说明他的位宽，那么将会默认为32位 　　如： 　　上述代码在综合的时候，会将a扩展成32位进行操作，而事先声明常量位宽将不会出现，如下： 　　这一点看起来没什么大不了的，但是有时候却会出现我们想的不一样 ...