verilog中timescale
1. `timescale `timescale是Verilog中的预编译指令，指定位于它后边的module的时间单位和时间精度，直到遇到新的`timescale指令或者`resetall指令。它的语法如下： 假如我们延时x个时间单位，那延时的总时间time = x ...
原文：VCS中timescale报错
最近练习vcs时，发现一个以前没有注意的问题，就是利用vcs编译时，多个模块的摆放顺序会对timescale产生影响。 第一张图里面我对多个模块的.v文件进行编译，顺序是aref cunter.v sdram aref.v sdram init.v sdram rd wr.v master.v sdram control top.v sdram model plus.v tb sdram cont ...
2020-06-10 15:53 0 1100 推荐指数：
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