IC基础(二)：设计中常见的时序问题
1.扇出太多引起的时序问题 信号驱动非常大，扇出很大，需要增加驱动能力，如果单纯考虑驱动能力可以尝试增加 buffer 来解决驱动能力，但在插入buffer的同时增加了 route 的延时，容易出现时序报告评分问题。 解决该问题常用方法为进行驱动信号逻辑复制，即对扇出很大的信号产生逻辑 ...
原文：IC基础(三)：设计中常用的时序优化方法
参考书目：英文版： advanced FPGA design 中文版： 高级FPGA设计，结构，实现，和优化 解决数字电路中时序问题的八大忠告 忠告一：如果时序差的不多，在 ns以内，可以通过修改综合 布局布线选项来搞定，如果差的多，就得动代码。忠告二：看时序报告，找到时序最差的路径，仔细看看是什么原因导致，先看逻辑级数是多少 是哪种电路有问题，乘法器或者RAM接口数据，弄清楚哪儿的问题。忠告三： ...
2020-05-29 09:00 0 1748 推荐指数：
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