Verilog---扰码器/解扰器 扰码器 扰码器基于LFSR（线性移位计数器）实现，将输入数据转换为对应的伪随机数据； LFSR（线性移位计数器）将输入数据与内部的寄存器数据反馈异或得到新的寄存器数据输出。 扰码器的优点 基于LFSR，逻辑实现简单，速度快 ...

数据交织模块---Verilog代码 ...

本例把一个串行发送的BCD码转换位一个余3码串行比特流。 将BCD码对应的十进制数加上3，再转化为等效的二进制数就得到了该十进制数的余3码。同时余3码是自补码，即余3码的“9的补数”在硬件上可以通过对码字逐位取反得到。 Mealy型FSM实现是通过每一位数字来了之后是否向下一位进位来实现 ...

ADRC自抗扰控制基本思想要点： 1.标准型与总扰动，扩张状态与扰动整体辨识，微分信号生成与安排过渡过程以及扰动的消减与控制量产生。 ADRC主要构成： 1>跟踪微分器（TD） 解决由不连续或带随机噪声的量测信号，合理提取连续信号（跟踪给定）及微分信号的问题。 根据微分输出 ...

卷积编码器---Verilog代码 ...

　　Notepad++ 是一款精致小巧的编辑器，自带 Verilog 语法识别功能，插件也挺好用的。尤其是利用插件实现代码片段，大大节省我们写 Verilog 的时间。此外少有人知道的，可以利用某款插件实现在 Notepad++ 界面中编译 Verilog 的功能。下面就来说说这几个功能要如何设置 ...

，也可以先让数据读完，再去执行刷新操作。 思路：SDRAM控制器包括初始化、读操作、写操作及自动刷新 ...

AXI总线slave模式下接收数据---verilog代码 ...