verilog中always和initial的区别
verilog中的语句 赋值语句： 阻塞赋值语句(=)、非阻塞赋值语句(<=) 块语句 ： 顺序块(begin...end)、并行块(fork...join) 条件语句： if...else语句、case语句 循环语句： forever语句 repeat语句、while语句、for语句 生成语句 ...
原文：initial 与 always 语句
initial语句 initial 语句从仿真 时刻开始，在整个仿真过程中只执行一次。如果一个模块包含不同的initial块，那么他们从 时刻开始并发执行，且执行是相互独立的。 由于其只执行一次，所以一般被用于初始化，信号监视，生成仿真波形等。 initial语句内部是顺序执行的，例如： initial begin a b end 结果为 ：a : b alway语句 always语句也是从仿真 ...
2020-05-09 16:43 0 587 推荐指数：
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