FPGA/IC笔试——联发科
4.1 ASIC流程，说出5个以上环节；Verilog说出5个以上keyword。 4.2 用一个mux和一个反相器实现xor，画电路或Verilog代码实现。 4.3 ...
原文：啊，烦躁，德科笔试挂了
第一题明显的动态规划，但是我只是在头一天看过，虽然后面也绞尽脑汁写出一个带约束的背包问题，但是那也是在参考别人代码的情况下写出来的。明白题目的意思就花了我过半的时间 第二天突然就明白自己错在哪里了。 n个产品m个零件加工问题Aij为第i个产品第j个零件加工所需要的时间，想要加工Aij必须先加工Ai ，j和Ai,j 当时疑惑这个 . 怎么来的，题目里隐藏的信息是零件可以同时加工，只要它的前置条件满足 ...
2020-04-25 09:23 0 715 推荐指数：
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