数字集成电路物理设计学习总结——时钟树综合
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原文：数字IC后端时钟树综合专题（OCC电路案例一）
一.OCC缘由 何为全速测试 at speed test ：在工艺节点在 nm以下的时候，很多情形下的物理缺陷都是由于延时来引起的。 因此在对这种类型的chip做dft的时候，需要建立一个新的故障模型，业内称之为延时故障模型 time delay model 。 解决的方法就是全速测试，所谓的全速测试就是让芯片工作在自己高倍时钟频率上，这个频率往往是要高过ATE的时钟的。 这样对扫描模型的建立就提 ...
2020-04-07 15:48 0 2702 推荐指数：
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