1.phase机制   uvm 验证环境通过 phase 机制，引入了一套自动化的运行流程，通过该机制我们可以清晰的了解 UVM 仿真阶段的层次化，因为 verilog 中有阻塞和非阻塞赋值，相应的仿真平台中，也要实现 NBA 区域 和 Actice 区域，在不同的 phase 区域中做 ...

称为配置寄存器。   在验证过程中，寄存器的验证是最新开始的，只有保证寄存器的配置正确，才能使得硬 ...

  uvm环境工作流程主要包含以下几个步骤： module test_top module test 模板   uvm 环境是在 module 中通过调用 run_test()<UVM 全局 task>，创建 uvm_root uvm ...

  对于一名芯片验证师而言，他可能面临的任务可能是模块级（module level）、子系统级（subsystem level）或者系统级（chip level）的验证。但是俗话说"条条大路通罗马"，它们用得方式是一样的，当前业界通常采用 systemverilog 和 UVM 来验证 DUT ...

链表其实也就是 线性表的链式存储结构，与之前讲到的顺序存储结构不同。 我们知道顺序存储结构中的元素地址都是连续的，那么这就有一个最大的缺点：当做插入跟删除操作的时候，大量的元素需要移动。 如图所示， ...

代码的书写顺序会影响代码的实现，在不同的时间做不同的事情，这是UVM phase的设计哲学，UVM phase提供了一个通用的TB phase 解决方案。支持显示的隐式的同步方案，运行时刻的线程控制和跳转。只要把代码填入对应的phase，这些代码就会自动执行。 phase 的引入在很大程度 ...

override功能是UVM中一个比较重要的功能，这个功能也是在factory里面实现的，我们会在env或者具体的case中使用override功能。 class case_x extends base_test; function void ...

Callback机制，其实是使用OOP来实现的一种程序开发者向程序使用者提供的模块内部的接口。可以在Test_case的高度改变其他component的一些行为。 Systemverilog中已经提供的Callback函数pre_randomize，post_randomize。对于UVM ...