FPGA基于ISE的DDR3读出数据实现及其仿真（7）
上一节已经实现了DDR3的写数据的驱动、命令端口、写数据端口的介绍以及DDR3的用户数据长度、突发字节等相关寄存器的配置，最终成功地实现了向DDR3中写入一个0-15的连续递增的数据。这一节，就在上一节的基础上继续实现DDR3的读时序及其仿真。 DDR3读数据的时序 ...
原文：FPGA基于ISE的DDR3读写循环校验的实现以及波形的抓取（8）
上一节已经实现了能够顺利的实现队DDR 写入 个递增数和把写入的递增数成功地读出来后，那么接下来就是对DDR 芯片的所有地址都进行读写测试，验证FPGA与DDR 芯片的链路是否正常。方法就是通过比较读出来的数据与写入进去的数据进行比较，看是否是一致的。 如上图所示，是DDR的规格说明书。我们用到的型号是MT J M Meg x x Banks,具体含义是： Meg 表示含有 M个地址，位宽是 个 ...
2019-10-28 23:52 0 298 推荐指数：
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