Vivado生成edf文件
https://china.xilinx.com/support/answers/54074.html 综合完成后会跳出个框框，选择open synthesis write_edif module.edf write_verilog -mode port ...
原文：Vivado生成及使用edf文件
前言 EDF文件可以直接导入Vivado，而无需Verilog源文件。 好处： 避免沙雕队友修改源代码，则可以直接提交EDF网表文件。 避免用户剽窃劳动成果。 对于无需更改的设计复用，直接用EDF网表会贼方便。 软件版本：Vivado . 流程 生成EDF网表文件 设置需提交的源代码的最顶层为TOP层。可以看到内部调用了 个IP块。 在设置选项的综合设置中选中打平整个设计，防止别人看到模块层次。 ...
2019-09-11 19:03 0 3475 推荐指数：
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