本次总结主要是参考网上的说法，最近在接触到异步时钟同步的时候了解到利用“非阻塞赋值<=”进行时钟同步，碰到有人说“打一拍”“打两拍”可以降低亚稳态问题，听起来有点糊，所以总结一下： 一、 “打一拍”“打两拍”的含义 关于FPGA中“打一拍”的含义，我们可以理解为**把某个信号延迟了一个 ...

太感人了我终于会对拍了被自己菜哭 随机数据生成quq #include<cstdlib> 包含rand和srand两个函数 #include<ctime> 包含time函数 time(0) 返回Unix纪元（1970/1/1 0:00:00 ...

前言 触发器输入端口的数据在时间窗口内发生变化，会导致时序违例。触发器的输出在一段时间内徘徊在一个中间电平，既不是0也不是1。这段时间称为决断时间（resolution time）。经过resolu ...

FPGA中的时钟域问题 一、时钟域的定义 所谓时钟域，就是同一个时钟驱动的区域。这里的驱动，是指时钟刷新D触发器的事件，体现在verilog中就是always的边沿触发信号。单一时钟域是FPGA的基本组成部分，但是随着设计规模扩大，多时钟域的设计是必要的。维持庞大的单时钟域对时钟源的要求 ...

跨时钟域的信号分为两类，一类是单比特的信号，一类是多比特的信号。这两类信号无论是快时钟域到慢时钟域还是慢时钟域到快时钟域，无论是流数据还是控制信号，都可以使用异步FIFO进行同步。因此下文分类的不同情景，每一种情景都可以使用异步FIFO进行同步，后文就不作介绍。但需要 ...

1 引言基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模块与外围芯片的通信中，跨时钟域的情况经常不可避免。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致系统无法运行。本文总结 ...

　　 在FPGA设计中，不太可能只用到一个时钟。因此跨时钟域的信号处理问题是我们需要经常面对的。 跨时钟域信号如果不处理的话会导致2个问题： (1) 若高频率时钟区域输出一个脉冲信号给低频率时钟区域，则该脉冲很有可能无法被采样到，示意图如下，clk2根本采样不到pulse， 但是从原理 ...

大部分OIer应该都听说过“对拍”的做法：用两个程序运行大量随机输出，比较正确性，看到一大堆“找不到差异”真的很解压。 但是这个做法为啥叫“对拍”？之前也有人在知乎上问过。https://www.zhihu.com/question/317237125，感觉“节拍”的说法很合理，就是让两个程序 ...