Xilinx FPGA的专用时钟引脚及时钟资源相关
主要参考了https://www.eefocus.com/liu1teng/blog/12-02/237897_4533d.html 、Xilinx UG471、UG472以及Xilinx Forum ...
原文：Intel FPGA 专用时钟引脚是否可以用作普通输入，输出或双向IO使用？
原创 by DeeZeng Intel FPGA笔记 FPGA 的 CLK pin 是否可以用作普通输入 ，输出或双向IO 使用 这些专用Clock input pin 是否可以当作 inout用，需要看FPGA是否支持。 像cyclone V的CLK in 同时支持 作为普通的 inout 而有些FPGA则不支持 那我们可以如何确认是否支持呢 可以查看 FPGA 的pinout Excel 数据 ...
2019-07-20 20:06 0 771 推荐指数：
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xilinx FPGA普通IO作PLL时钟输入
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[FPGA] 1、开发板使用和引脚连接
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