FPGA设计之——DDR3
一、硬件设计 1、DDR3颗粒一侧，控制线、地址线线序不能交换； 2、DDR3颗粒一侧，数据线可随意交换； 3、FPGA一侧，控制线、地址线、数据线均有专用引脚，需全部按要求连接。 这样一是为了硬件布线能通，二是保证了FPGA分配引脚时不会乱，按照专用引脚规定的分配即可 ...
原文：DDR3 LAYOUT设计规则（分组，线等等）
DDR 的设计有着严格等长要求，归结起来分为两类 以 位的DDR 为例 ： 数据 DQ,DQS,DQM ：组内等长，误差控制在 MIL以内，组间不需要考虑等长 地址 控制 时钟信号：地址 控制信号以时钟作参考，误差控制在 MIL以内，Address Control与CLK归为一组，因为Address Control是以CLK的下降沿触发的由DDR控制器输出，DDR颗粒由CLK的上升沿锁存Addre ...
2019-04-27 12:56 0 1819 推荐指数：
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DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）： 数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK归为一组 ...
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