对于FPGA而言，时序收敛是一个很重要的概念。在我看来，时序约束是必要的，但不是在最重要的，我们应该在设计初始就考虑到时序问题，而不是完全的靠约束来获得一个好的结果。但我认为，对FPGA时序的分析能力是理解其运行机制的必要条件。之前也简单看过这方面的内容，却没有很正确的认识。这两天看了 ...

内容： 静态时序分析的概念与目的 与时钟相关的时序特性 静态时序分析（Statistic） https://blog.csdn.net/u013668469/article/details/98033000 时钟sdc 静态时序分析的概念和目的 时序路径与关键路径 时序路径 ...

第一章 基本概念 1.1延迟因素 　　第一，FPGA芯片内部的一些固有延迟，包括建立时间Tsu、保持时间Th和数据存入寄存器到输出管脚时间Tco，这些时间是由FPGA芯片决定的，不同的FPGA芯片这些延迟时间不一样。（如图1） 　　第二，路径延迟，包括时钟路径延迟和数据路径延迟，这两种延迟 ...

Verilog IIC通信实验笔记 Write by Gianttank 我实验的是 AT24C08的单字节读，单字节写，页读和页写，在高于3.3V系统中他的通信速率最高400KHZ的，我实验里用的是100KHZ的速率。图1是硬件原理图 图1 图2 图2是器件 ...

1、IIC总线具有2根双向信号线，1根是数据线SDA，另1根是时钟线SCL。2、IIC总线上可以挂很多设备：多个主设备（单片机A和B）,多个从设备（外围 设备）3、多主机会产生总线裁决问题。当多个主机同时想占用总线时，企图启动总线传输数据，就叫做总线竞争。 I2C通过总线仲裁，以决定哪台主机 ...

按照IIC时序图进行模拟，加深理解。 IIC总线有两条串行线，其一是时钟线SCK，其二是数据线SDA ...

转载：http://blog.csdn.net/skyflying2012/article/details/8237881 最近2周一直在调试IIC和SPI总线设备，这里记录一下2种总线，以备后忘。 一 IIC总线 I2C--INTER-IC串行总线的缩写，是PHILIPS公司推出的芯片间 ...

I2C 总线上的通信通常发生在两个器件之间，其中一个作为主机，另一个为从机。同一总线上可以连接多个地址不同的器件。 I2C 总线由两条线路组成，SDA 线和 SCL 线，SDA 传送数据，SCL 提 ...