转载于：http://blog.51cto.com/8139289/2095831 在做原理图的时候，差点犯了个致命问题，本该是同一网络的net，结果两边的net名字不一致，幸好被老大发现了，要不然就报废了。 于是乎就去折腾下 DRC 检查的功能，以前也没用过。 好了打开 DRC 检查 ...

一、ORCAD导入PADS时提示：*Bad *PART* ascii data line format 我遇到此提示，是因为我在导出网络表时，把元件的封装和值都导到网络表，然而，元件的值里面有空格，我没有发现，之前网络表没有加入值，一直没有出现这个问题。 这样导入就会提示错误 ...

转载于：http://blog.51cto.com/8139289/2095832 接ORCAD16.6中原理图DRC检查（上） 上次说了电气规则，下面接着说物理规则。 参考了http://blog.sina.com.cn/s/blog_e0ae98f10101fhg1.html ...

https://blog.csdn.net/yyw_0429/article/details/82564260 应该已经完成原理图绘制和元件封装设计了。接下来要做的工作是将Orcad绘制的原理图转成网表，输入到allegro中，进行PCB设计。 Orcad是一个强大的并且好用的原理图绘制 ...

一.WARNING(ORCAP-1589): Net has two or more aliases - possible short? 错误原因：一个网络有两个网络标号，可能造成短路！ 问题本质：原理图管脚型号的设定问题。POWER的管脚名称同时为NET名称 器件 ...

队伍编号：CICC1753,队伍名称：无所谓对不队。vivado综合和实现完成后，在生成Bit文件时出现已知设计原理的DRC错误。下面图中的DRC LUTLP-1的loop错误是设计可接受的的。 且对仿真结果不影响，综合实现都通过，到生成bitstream时出现DRC错误 ...

1、什么时FANOUT布线？FANOUT布线：延伸焊盘式布线。为了保证SMD器件的贴装质量，一般遵循在SMD焊盘上不打孔的原则，因此用fanout布线，从SMD器件的焊盘向外延伸一小段布线，再放置VI ...

可以先定义一个不跑的DRC集合，例如不想跑density的DRC GROUP my_rule ?_density? DRC UNSELECT CHECK my_rule 这样calibre就不会check density的 drc了 ...