关于verilog中的signed类型
1 sum = a+ b; 1 sum = a ...
原文：verilog中signed的使用
在verilog中有时会用signed修饰符来修饰定义的数据，运算的时候也会用 signed 任务来强制转换数据，那么signed的修饰是为什么呢，是为了区分有符号数和无符号数的加法和乘法吗 其实不是的，因为有符号数和无符号数据的加法强结果和乘法器结构是一样的，signed的真正作用是决定如何对操作数扩位的问题。 verilog中的加法和乘法操作前，会先对操作数据扩位成结果相同的位宽，然后进行加 ...
2018-10-13 12:46 4 7307 推荐指数：
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