在设计FPGA时，大多数采用Verilog HDL或者VHDL语言进行设计（本文重点以verilog来做介绍）。设计的电路都是利用FPGA内部的LUT和触发器等效出来的电路。 数字逻辑电路分为组合逻辑电路和时序逻辑电路。时序逻辑电路是由组合逻辑电路和时序逻辑器件构成（触发器），即数字逻辑 ...

竞争(Race)：一个门的输入有两个及以上的变量发生变化时，由于各个输入的组合路径的延时不同，使得在门级输入的状态改变非同时。 冒险或险象(Hazard)：竞争的结果，如毛刺Glitch。 相邻信号间的串扰也可能产生毛刺Glitch。 组合逻辑的冒险是过渡性的，它不会使得稳态值偏离正常值 ...

简单的说，组合电路，没有时钟；时序电路，有时钟。 ↓ 也就是说，组合逻辑电路没有记忆功能，而时序电路具有记忆功能。 ↓ 在VHDL语言中，不完整条件语句对他们二者的影响分别是什么？组合逻辑中可能生成锁存器，因为不完整语句的没写的一部分视为保持原值，需要锁存器来保存，锁存器的出发边沿就是写了 ...

比较项目 组合逻辑电路 时序逻辑电路（状态机）（同步） 输入输出关系 任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关 不仅仅取决于当前的输入信号，而且还取决于电路原来的状态 ...

链接地址：实验二 组合逻辑电路设计；实验三 时序逻辑电路设计 目录 实验二 组合逻辑电路设计实验报告 实验三 时序逻辑电路设计实验报告 实验二 组合逻辑电路设计实验报告 一、实验目的 1.加深理解组合逻辑电路的工作原理。 2.掌握组合逻辑电路的设计方法 ...

第二章 组合逻辑 分享链接：https://share.weiyun.com/Vh2j3dfE ，含思维导图Xmind文件和Markdown文件 思维导图 组合逻辑分析 组合逻辑定义 由各种门电路组合而成且无反馈的逻辑电路 组合逻辑分析 根据已知的逻辑 ...

组合逻辑的特点 　　组合逻辑电路中，任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。 逻辑功能的描述 　　从理论上来讲，逻辑图本身就是逻辑功能的一种表达方式。然而在许多情况下，用逻辑图所表示的逻辑功能不够直观，往往还需要把它转换成逻辑函数式或者真值表的形式，以使电路的逻辑功能 ...

最近在刷吴恩达的coursea的机器学习视频，学完基于梯度下降的逻辑回归和基于梯度下降的神经网络后，就在反思这两者之间的区别，为什么必须使用神经网络？ 逻辑回归不能替代神经网络么？他们的区别是什么呢？ 答案：逻辑回归不能替代神经网络。 　　 机器学习的本质其实是训练出一组参数 ...