在FPGA中何时用组合逻辑或时序逻辑
在设计FPGA时，大多数采用Verilog HDL或者VHDL语言进行设计（本文重点以verilog来做介绍）。设计的电路都是利用FPGA内部的LUT和触发器等效出来的电路。 数字逻辑电路分为组合逻辑电路和时序逻辑电路。时序逻辑电路是由组合逻辑电路和时序逻辑器件构成（触发器），即数字逻辑 ...
原文：FPGA时序逻辑中常见的几类延时与时间（五）
FPGA逻辑代码重要的是理解其中的时序逻辑，延时与各种时间的记忆也是一件头疼的事，这里把我最近看到的比较简单的几类总结起来，共同学习。 一 平均传输延时 平均传输延时 二 开启时间与关闭时间 开启时间与关闭时间 三极管Td 延迟时间 Tr上升时间 合称开启时间 三极管Ts存储时间 Tf下降时间 合称关闭时间 三 触发器建立时间与保持时间 建立时间 Tsu：set up time 是指在时钟沿到来 ...
2018-08-12 15:48 0 3077 推荐指数：
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