#ifdef #else #endif 的用法
的说明，在这里就不详述了。这里主要是对条件编译（#ifdef,#else,#endif,#if等）进行说 ...
原文：`ifdef、`else、`endif 用法
一般情况下，Verilog HDL源程序中所有的行都参加编译。但是有时候希望对其中的一部份内容只有在条件满足的时候才进行编译，也就是对一部分内容指定编译的条件，这就是 条件编译 。有时，希望当满足条件时对一组语句进行编译，当条件不满足时则对另外一组语句进行编译。 条件编译命令的几种形式： ifdef宏名 标识符 程序段 else 程序段 endif 它的作用是当宏名已经被定义过 此处需要采用 d ...
2018-05-16 17:12 0 3002 推荐指数：
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