verilog学习（11）实战之计数器
一：纹波计数器 1：纹波计数器的面积最小，易于结构化实现。这种计数器的触发器是前一级输出数据的边沿作为时钟来驱动。前一级的输出连在后一级的时钟端，每当时钟的输入端口的数据产生了上升沿，输出就会翻转。这个计数器必须从一个确定的状态开始工作，这要求我们要对它复位，否则，计数器的翻转则没有意义。3比特 ...
原文：verilog学习（8）实战之PPL与串行/解串器
一：PLL ：组成 输出时钟产生器，相位比较器，可变频率振荡器 VFO ，PLL会比较输入时钟相位与VFO产生的输出时钟之间的差别，并且通过这个差别来调整VFO产生的时钟频率。 ：VFO代码 我们定义比较器给VFO加快频率的指令是 b ，减慢频率的指令是 b . :比较器设计 A 方法一：用一个时钟来对另一个时钟的高电平宽度进行计数。如果每次PLLClock高电平时计数都为 ，那么说明两个时钟是吻 ...
2018-04-25 20:26 1 885 推荐指数：
相关推荐
Verilog——扰码器/解扰器
Verilog---扰码器/解扰器 扰码器 扰码器基于LFSR（线性移位计数器）实现，将输入数据转换为对应的伪随机数据； LFSR（线性移位计数器）将输入数据与内部的寄存器数据反馈异或得到新的寄存器数据输出。 扰码器的优点 基于LFSR，逻辑实现简单，速度快 ...
verilog学习（9）实战之存储器&奇偶校验
一：关于RAM的存储容量 硬件数据手册在描述存储容量时，通常给出地址的总个数与一个地址的存储位宽（不包括错误检测位与奇偶校验位） 例如：256k*16的RAM芯片可以存储256kbit=2 ...
verilog学习（7）实战之扫描链
操作，这组端口被称为JTAG。 二：简单扫描举例 我们在实战一中加入扫描链 1：在Intro ...
Verilog学习（12）实战之强度与竞争
一：verilog强度 1：概念 当一个线型由多个驱动时，才会有强度的概念；强度分为驱动强度和充电强度 2：驱动强度 分别为supply，strong，pull，weak，强度依次递减。 3：在进行RTL或者门级模型的设计时，只会用到强驱动（1，0，x）或者比weak还弱的驱动 ...
Verilog分频器设计_学习总结
分频器设计_Verilog 1. 偶分频 1.1 寄存器级联法 实现偶数分频，例如二分频、四分频，占空比为50%。 具体时序图如下： 1.2 计数器法 从0开始计数至N/2-1，可得到任意偶数N分频时钟，占空比为50%。 例如N=6，得到6分频时序图 ...
verilog学习笔记-verilog基本语法
1.verilog中逻辑表示 在verilog中，有4中逻辑： 逻辑0：表示低电平 逻辑1：表示高电平 逻辑X：表示未知电平 逻辑Z：表示高阻态 2.Verilog中数字进制 Verilog数字进制格式包括二进制、八进制、十进制和十六进制。一般常用的为二进制 ...
Verilog学习笔记简单功能实现（一）...............D触发器
门级电路 上图就是门级Verilog语言描述的对应的网表，由图可以看出这是一个带异步置零的D触发器。 同样我们也可以采用行为描述来定义D触发器。 普通D触发器： View Code 异步D触发器 ...