Verilog中reg和wire的区别
wire表示直通，即输入有变化，输出马上无条件地反映（如与、非门的简单连接）。 reg表示一定要有触发，输出才会反映输入的状态。 reg相当于存储单元，wire相当于物理连线。reg表示一定要有触发，没有输入的时候可以保持原来的值，但不直接实际的硬件电路对应 ...
原文：Verilog中关于wire使用的一些小知识
.Verilog中如果wire连接到常量，而常量没有说明他的位宽，那么将会默认为 位 如： 上述代码在综合的时候，会将a扩展成 位进行操作，而事先声明常量位宽将不会出现，如下： 这一点看起来没什么大不了的，但是有时候却会出现我们想的不一样的结果，请看下面的代码： 本来想把低 位加到高 位，然而由于没有说明常量的位宽，系统综合默认常量为 位，当移位后其实为 d ,因此上面的代码实际还是那个相当于实 ...
2018-04-14 18:52 0 6105 推荐指数：
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本文参考 夜煞CSDN 的CSDN 博客 ，有改动 全文地址请点击：https://blog.csdn.net/u010549444/article/details/50993274?utm_source=copy 基本概念的差别 wire型数据常用来表示以assign关键字指定的组合逻辑 ...
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