verilog状态机的三种写法
1，单always块结构(一段式)： always @(posedge clk ) begin case(FSM) st0；begin out0;//输出 if(case0) FSM<=st1;//状态转移 end st1；begin out1;//输出 if(case0 ...
原文：三种不同状态机写法
一段式状态机： 两段式状态机： 三段式状态机： 三种写法对比： 一段式状态机不利于维护 简单状态机可以用 两段式状态机是常见写法，时序逻辑进行状态切换，时序逻辑实现各个输入 输出以及状态判断，利于维护，不过组合逻辑容易出现毛刺等常见问题 三段式状态机推荐写法，代码易维护，时序逻辑输出解决了两段式写法种组合逻辑的毛刺问题，但是耗费资源多一些且三段式从输入到输出比一段式和两段式会延时一个时钟周期。 转 ...
2018-03-30 10:08 0 957 推荐指数：
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