步步详解之第1节----ALTERA FPGA关于PLL的使用，帮你用光所有PLL
PLL 创建工程 创建新工程 引导说明，点击next 设置工程路径，不能有中文；设置工程名称，点击next 点击next 选择器件库，这里选择cyclone IV E，器件型号为EP4C6EE22C8，该器件有两个PLL； 点击next ...
原文：FPGA学习之路——PLL的使用
锁相环 PLL 主要用于频率综合，使用一个 PLL 可以从一个输入时钟信号生成多个时钟信号。 PLL 内部的功能框图如下图所示: 在ISE中新建一个PLL的IP核，设置四个输出时钟，分别为 MHz MHz MHz和 MHz，配置如图所示： 之后，再在程序中例化IP核，程序设计如下： 仿真结果 可以看到，锁相环的IP核是高电平复位，当所有的输出时钟都稳定之后，locked信号拉高，这时之后的输出时 ...
2018-03-26 12:36 0 6364 推荐指数：
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