module pwm (clk, write_data, cs, write_n, addr, clr_n, read_data, pwm_out); input clk; input [31:0] ...

一.DDS的原理 　　直接数字频率合成器（DDS），功能是通过输入频率输入字从而实现改变输出信号的频率的功能，它所利用的原理就是虽然对于一段正弦信号来说其幅度值是非线性的，但是其相位的值却是线性增加的，如下图所示：DDS的核心公式便脱颖而出 公式中N代表的是频率字输入的位数 ...

的存储单元主要是由双口RAM（异步读写来实现的），在verilog 实现之RAM中已经讲过各种各样的RAM的实 ...

下面摘录我写的简单的UART代码，对于灵活性和健壮性做了如下设计： 1、系统时钟及串口波特率以参数形式输入，例化时可以灵活设置 2、接受模块在起始位会检测中点电平是否仍然为低，否则判定为抖动 ...

概述 Uart是个缩写，全称是通用异步收发传输器（Universal Asynchronous Receiver/Transmitter）。单向传输只需要单线。异步传输的意思是没有同步时钟来同步发送 ...

首先，直方图均衡发展到现在，以及有许多版本，比如CLAHE，笔者在这里先只写自己如何实现最普通的HE。 实现直方图均衡前，需要先实现直方图统计。 直方图统计就是统计一副图像中各灰度级的像素数量，比如： FPGA实现： 首先，需要一个RAM来存储统计的数据，数据位宽视图像大小而定 ...

本文章主要讨论高斯白噪声的FPGA实现。简单的方法可以采用在Matlab中产生服从一定均值和方差的I、Q两路噪声信号。然后将两组数据存在FPGA中进行回放，以此来产生高斯白噪声。这种方法优点是产生方法简单占用FPGA资源少，但是他只能保证在回放噪声的一段数据是满足不相关特性的，段与段 ...

　　写在前面的话：之前都是写了一些关于在实践中遇到的问题。今天在和同门讨论中发现都在用Verilog实现一些IP核的功能，感觉自己有点落后了，不高兴。所以就开始着手试着实现一下，一开始有点蒙，一直用RAM但是正道自己用verilog 实现的时候，就发现你的了解的特别透彻。才能来时现。开始正文 ...