Verilog UDP（User Defined Primitives）
User Defined Primitives 这是一篇很浅显易懂的介绍Verilog UDP的文章，翻译过来留存，原文可参考这里。 l 介绍 Verilog有内建原语如门，传输管，开关等，这些都是相当小的原语，如果我们需要更为复杂的原语，verilog提供了UDP，也就是用户定义 ...
原文：Verilog中的UDP
概述 Verilog HDL语言提供了一种扩展基元的方法，允许用户自己定义元件 User Defined Primitives，UDP 。通过UDP，可以把一块组合逻辑电路或者时序逻辑电路封装在一个UDP内，并把这个UDP作为一个基本的元件来使用。需要注意的是，UDP不能综合，只能用于仿真。 UDP的定义与调用 UDP定义的语法和模块定义类似，但由于UDP和模块同属于同级设计，因此，UDP定义不 ...
2017-12-21 09:19 0 4873 推荐指数：
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