前言 一直以为parameter 的位宽是无限的，其实不然。 流程： 仿真一下就知道啦： 用处： 精准控制位宽理论上会占用更少的内存，其他好像并没有什么卵用，注意不要越界，我这里系统默认32bit位宽。 以上。 ...

Verilog中，变量定义方式可以为：reg[位宽-1:0] 数据名；reg[位宽:1] 数据名。其他变量也类似。 以reg变量cnt为例，当cnt位宽为4时，可定义为reg[3:0] cnt，或者定义为reg[4:1] cnt 当cnt赋值为3时，reg[3:0] cnt；cnt=3 等效 ...

1，小总结一下verilog的位宽与数据转换 2，Verilog中不同位宽的无符号数和有符号之间赋值的截断和扩展问题 ...

缘起于p1课下alu算数位移设计。查了好多资料，最后发现还是主要在翻译官方文档。浪费了超多时间啊，感觉还是没搞透，还是先以应用为导向放一放，且用且归纳 1.表达式位宽 expression bit length 身为硬件描述语言，Verilog表达式运算过程中必然要严肃考虑位宽问题 ...

类型转换 verilog中，任何类型的任何数值都用来给任何类型赋值。verilog使用赋值语句自动将一种类型的数值转换为另一种类型。 例如，当一个wire类型赋值给一个reg类型的变量时，wire类型的数值（包括四态数值，电平强度，多驱动解析）自动转换为reg类型（有4态数值 ...

定义 赋全0：指各位均为二进制0，其余依此类推。 以WIDTH表示din/dout位宽，为了说明方便定义这样一个模块 由于位宽已经参数化，那么如何解决参数化赋值问题，以使赋值能“适应参数”。 赋全0的方法 （1）直接赋0 dout <= 0;此种情况下默认0为十进制以32位表示 ...

在利用verilog进行开发时，往往需要对某些寄存器进行赋初值，下面根据笔者在设计中遇到的情况进行分析。 例如下面是实现流水灯（4个led），代码如下： module ledrun ( input wire clk ...

verilog打印函数有$display ,$strobe, $monitor 前两个函数的区别在于，对于一个变量在某个时钟上升沿来说，$display打印的值是上升沿之前的，$strobe打印的值是上升沿之后的。 ...