FPGA中亚稳态——让你无处可逃
1. 应用背景 1.1 亚稳态发生原因 在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间 ...
原文：FPGA中亚稳态相关问题及跨时钟域处理
前言 触发器输入端口的数据在时间窗口内发生变化，会导致时序违例。触发器的输出在一段时间内徘徊在一个中间电平，既不是 也不是 。这段时间称为决断时间 resolution time 。经过resolution time之后Q端将稳定到 或 上，但是稳定到 或者 ，是随机的，与输入没有必然的关系。 触发器由于物理工艺原因，数据并不是理想化的只要触发沿时刻不变即可。触发器有固定的建立时间，保持时间。 建 ...
2017-09-14 13:44 0 2174 推荐指数：
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