如何将自己写的verilog模块封装成IP核
如何将自己写的verilog模块封装成IP核 (2014-11-21 14:53:29) 转载▼ 标签： 财经 分类： 我的东东 ...
原文：将自己写的HDL代码封装成带AXI总线的IP
将自己写的HDL代码封装成带AXI总线的IP .Tools gt create and package IP .create AXI 总线的IP .新建block design .点击右键，选择edit in ip packager 此时生成了一个新的工程： .对生成的.v文件进行编辑 .先修改顶层文件 添加一个LED输出端口 其实在文件的下面还可以添加自己的逻辑： .修改源文件 先添加端口，下面 ...
2017-06-28 17:39 0 1371 推荐指数：
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