原文:ddr3调试经验分享(五)——KC705_MIG时钟清单

最近阿威也在玩MIG ,然后对我问了一大堆问题,主要针对MIG的时钟。后来发现自己理解得还是不够。这么一讨论更加清晰了,做个笔记吧。 第一个时钟,也就是MIG 对DDR接口的时钟。因为我用的是ddr ,K 的器件。所以选择了 M,那么也就是说我请求的MIG对ddr接口的速率是 M M 双沿,所以乘 下面有一个 : , 证明MIG 输出到app接口上的时钟ui clk 是 M M 。这里为啥是灰色 ...

2017-06-15 11:13 2 3664 推荐指数:

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ddr3调试经验分享(四)——KC705_MIG_axi接口

  前面已经把DDR用app接口的方式控制住了,结果这个工程确要用microblaze。所以还要接到axi上。于是又来了一段苦逼的路程。   要用axi控制ddr,先得把接口给弄清楚了,各个接口干嘛的。把mig上的axi接口全部复制出来。再一个个的查 ...

Wed May 24 20:19:00 CST 2017 0 2798
ddr3调试经验分享(三)——KC705_MIG_app接口设计

  网上有位大神写了《xilinx平台DDR3设计教程之XX篇》,一共五篇。稍微百度一下就能出来。最后也给出了具体的app接口的控制方式,只是没有code而已。这里做个小笔记,表示自己的实现方案 ddr3_app_ctrl 是app控制器 wdata_in 仅仅是将 16bit的有效数据 ...

Sat May 13 00:59:00 CST 2017 5 2541
ddr3调试经验分享(二)——KC705上的ddr3初始化不成功

  最近在玩KC705上的ddr3.开始信誓旦旦的说要自己写controller。   于是开始读datasheet,在镁光的官网上弄了一个ddr3 的module的仿真模型,仿真读写有效的之后就屁颠屁颠的跑的群里问大家这个clock怎么匹配。然后才知道有PHY这个东西,不用PHY就玩ddr ...

Wed Apr 05 20:03:00 CST 2017 1 1930
ddr3调试经验分享(一)——modelsim实现对vivado中的MIG ddr3的仿真

  Vivado中的MIG已经集成了modelsim仿真环境,是不是所有IP 都有这个福利呢,不知道哦,没空去验证。   第一步:使用vivado中的MIG IP生成一堆东西 ,这个过程自己百度。或者是ug586有step by step 的,so easy。 生成之后是这样子 ...

Thu Mar 09 22:04:00 CST 2017 2 8417
xilinx vivado DDR3 MIG IP核中系统时钟、参考时钟解释及各个时钟的功能详解

注:在使用xilinx的MIG 核时,会有许多关于时钟的配置,时间长了容易混淆,特意记录一下为以后快速回忆,如有错误请留言指正。 0、先贴出来DDR3时钟树,这个图展示了参考时钟设置的强制规定。    1、Clock Period ,是设置DDR3的工作频率,这个速率与FPGA的速度等级 ...

Thu Jun 24 18:42:00 CST 2021 0 952
MIG IP控制DDR3读写测试

  本文设计思想采用明德扬至简设计法。在高速信号处理场合下,很短时间内就要缓存大量的数据,这时片内存储资源已经远远不够了。DDR SDRAM因其极高的性价比几乎是每一款中高档FPGA开发板的首选外部存储芯片。DDR操作时序非常复杂,之所以在FPGA开发中用途如此广泛,都要得意于MIG IP核。网上 ...

Fri Jan 05 23:07:00 CST 2018 1 8499
FPGA DDR3调试

FPGA DDR3调试 Spartan6 FPGA芯片中集成了MCB硬核,它可以支持到DDR3。在Xilinx的开发工具Xilinx ISE中提供了MIG IP核,设计者可以用它来直接生成 DDR3 控制器设计模块,并通过 MIG 的 GUI 图形界面完成相关配置。 首先,建立ISE工程 ...

Thu Jul 07 03:49:00 CST 2016 1 17030
DDR3调试总结

DDR3调试总结 本文为原创,转载请注明作者与出处 http://blog.csdn.net/hanfei_1/article/details/70546010 以前同是DDR3的无知少年,由于项目需求、工作需要,有幸深入研究DDR3,中间也确实历经各种盲目阶段,查询资料、建立 ...

Fri Dec 01 21:55:00 CST 2017 0 5989
 
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