Tcl与Design Compiler （十一）——其他的时序约束选项（二）
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 前面介绍的设计都不算很复杂，都是使用时钟的默认行为作为电路的约束，都存在有路径给你约束，即信号的变化要在一个时钟周期内完成，并达到稳定值，以满足 ...
原文：Tcl与Design Compiler （六）——基本的时序路径约束
本文如果有错，欢迎留言更正 此外，转载请标明出处http: www.cnblogs.com IClearner ，作者：IC learner 时序约束可以很复杂，这里我们先介绍基本的时序路径约束，复杂的时序约束我们将在后面进行介绍。 在本节的主要内容如下所示： 时序路径和关键路径的介绍 建立时间 保持时间简述 时钟的约束 寄存器 寄存器之间的路径约束 输入延时的约束 输出延时的约束 组合逻辑的约束 ...
2017-03-26 23:31 9 14109 推荐指数：
相关推荐
Tcl与Design Compiler （十）——其他的时序约束选项（一）
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 之前讲了基本的时序路径约束，现在我们来看一下其他的约束，然后通过实战来讲解一些其他的约束。实战中也没有前面的“理论”中的约束类型 ...
Tcl与Design Compiler （五）——综合库（时序库）和DC的设计对象
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 前面一直说到综合库/工艺库这些东西，现在就来讲讲讲综合库里面有什么东西，同时也讲讲synopsys的Design Ware库。主要内容分为三个 ...
Tcl与Design Compiler （七）——环境、设计规则和面积约束
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 本文的主要内容是讲解(约束针对的是逻辑综合下的约束，而实战部分则是在DC的拓扑模式下进行)： ·环境属性的约束 ·设计规则 ...
Tcl与Design Compiler （一）——前言
已经学习DC的使用有一段时间了，在学习期间，参考了一些书，写了一些总结。我也不把总结藏着掖着了，记录在博客园里面，一方面是记录自己的学习记录，另一方面是分享给大家，希望大家能够得到帮助。参考的书籍有很 ...
Tcl与Design Compiler （十二）——综合后处理
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 概述 前面也讲了一些综合后的需要进行的一 ...
Tcl与Design Compiler （四）——DC启动环境的设置
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 主要内容有： ·启动环境的概述 ·路径变量的定义与解释 ·库的指定与解释 （1）启动环境配置简述 我们按照前面的基本流程 ...
Tcl与Design Compiler （九）——综合后的形式验证
本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/ ，作者：IC_learner 这里来讲一下formality的使用，貌似跟tcl和DC没有很强的联系；然而说没有联系，也是不正确的。在综合完成之后，可以进行形式验证 ...