在VerilogHDL中调用VHDL的模块
最近忽然要用到在VerilogHDL中调用VHDL的模块，从网上找了例程，把自己会忘掉的东西记在这里，。 2选1多路复用器的VHDL描述：entity mux2_1 is port( dina : in bit; dinb : in bit; sel : in bit; dout : out ...
原文：在verilog中调用VHDL模块
习惯了自己发现一些小问题，既然发现了，就记下来吧，不然又要忘了，这是多么悲痛的领悟。 今天在用vivado进行块设计时所生成的顶层模块居然是用VHDL语言描述的，这时郁闷了，表示只看过VHDL语法但没写过。暂且不说VHDL模块的内容，我应该如何在测试平台中例化它并对它进行测试呢 稍微查了一下，其实很简单，只要把VHDL中的组件名 端口统统拿出来，按照verilog模块的例化形式就可以了。下面举个简 ...
2017-03-07 14:35 0 4301 推荐指数：
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