Verilog学习笔记设计和验证篇(二)...............同步有限状态机
上图表示的就是数字电路设计中常用的时钟同步状态机的结构。其中共有四个部分产生下一状态的组合逻辑F、状态寄存器组、输出组合逻辑G、流水线输出寄存器组。如果状态寄存器组由n个寄存器组成，就可以记忆2^n个状态。并且所有的寄存器都连接在一个共同的时钟信号上，现代电路设计通常采用正跳变沿D触发器 ...
原文：Verilog学习笔记设计和验证篇(三)...............同步有限状态机的指导原则
因为大多数的FPGA内部的触发器数目相当多，又加上独热码状态机 one hot code machine 的译码逻辑最为简单，所以在FPGA实现状态机时，往往采用独热码状态机 即每个状态只有一个寄存器置位的状态机 。建议采用case语句来建立状态机的模型，因为这些语句表达清晰明了，可以方便的由当前状态转向下一个状态并设置输出。记得：不要忘记在case语句的最后写上default分支，并将状态设置为 ...
2016-10-10 16:46 2 1796 推荐指数：
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