静态时序分析(static timing analysis) --- 时序路径
时序分析工具会找到且分析设计中的所有路径。每一个路径有一个起点(startpoint)和一个终点(endpoint)。起点是设计中数据被时钟沿载入的那个时间点，而终点则是数据通过了组合逻辑被另一个时间沿载入的时间点。 路径中的起点是一个时序元件的时钟pin或者设计的input port ...
原文：静态时序分析(static timing analysis)
静态时序分析 static timing analysis，STA 会检测所有可能的路径来查找设计中是否存在时序违规 timing violation 。但STA只会去分析合适的时序，而不去管逻辑操作的正确性。 其实每一个设计的目的都相同，使用Design Compiler和IC Compile来得到最快的速度，最小的面积和最少的耗能。根据设计者提供的约束，这些工具会在面积，速度和耗能上做出权衡。 ...
2016-09-15 14:14 0 4581 推荐指数：
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