【转】uvm 与 system verilog的理解
http://www.cnblogs.com/loves6036/p/5779691.html 数字芯片和FPGA的验证。主要是其中的功能仿真和时序仿真。 验证中通常要搭建一个完整的测试平台和写所需要测试用例。而verilog这种硬件描述语言是出于可综合成电路的目的设计出来的，所以它在 ...
原文：【转】uvm 与 system verilog的理解
数字芯片和FPGA的验证。主要是其中的功能仿真和时序仿真。 验证中通常要搭建一个完整的测试平台和写所需要测试用例。而verilog这种硬件描述语言是出于可综合成电路的目的设计出来的，所以它在书写测试平台和测试用例是不够方便的 测试平台和用例不需要综合成电路 。而SV正是由于它不需要满足可综合性，所以它变得非常灵活，它引入了面向对象语言的概念。在验证方面，如果说verilog是C语言的话，那SV就是 ...
2016-08-17 13:43 0 3434 推荐指数：
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