组合逻辑和时序逻辑有什么区别
根据逻辑电路的不同特点，数字电路可以分为：组合逻辑和时序逻辑。 1 组合逻辑： 组合逻辑的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原本的状态无关，逻辑中不牵涉跳变沿信号的处理，组合逻辑的verilog描述方式有两种： （1）：always @（电平敏感信号列表） always模块 ...
原文：组合逻辑的Glitch与时序逻辑的亚稳态
竞争 Race ：一个门的输入有两个及以上的变量发生变化时，由于各个输入的组合路径的延时不同，使得在门级输入的状态改变非同时。 冒险或险象 Hazard ：竞争的结果，如毛刺Glitch。 相邻信号间的串扰也可能产生毛刺Glitch。 组合逻辑的冒险是过渡性的，它不会使得稳态值偏离正常值。根据严格的metal delay和gate delay可以计算出Glitch的出现时间和宽度。 组合逻辑很容易 ...
2016-04-19 20:21 0 3440 推荐指数：
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